{"id":3467,"date":"2026-06-19T15:45:41","date_gmt":"2026-06-19T13:45:41","guid":{"rendered":"https:\/\/g7itchme.wordpress.com\/?p=3467"},"modified":"2026-06-19T15:45:41","modified_gmt":"2026-06-19T13:45:41","slug":"das-gatematea1-evb-open-source-hardware-offensive-aus-europa","status":"publish","type":"post","link":"https:\/\/technodidact.de\/en\/das-gatematea1-evb-open-source-hardware-offensive-aus-europa\/","title":{"rendered":"Das GateMateA1-EVB: Open-Source-Hardware-Offensive aus Europa"},"content":{"rendered":"<p class=\"wp-block-paragraph\"><strong>Autor:<\/strong>&nbsp;DerSchneider<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Kaum eine Branche ist so sehr von wenigen, dominierenden Anbietern gepr\u00e4gt wie die Welt der FPGAs (Field-Programmable Gate Arrays). Xilinx (heute AMD) und Intel (fr\u00fcher Altera) teilen sich den L\u00f6wenanteil des Marktes, ihre m\u00e4chtigen Entwicklungskarten sind oft teuer, und die dazugeh\u00f6rigen Toolchains sind propriet\u00e4r, gewaltig und nur mit Einschr\u00e4nkungen im Open-Source-\u00d6kosystem nutzbar. Genau in diese L\u00fccke st\u00f6\u00dft ein ungew\u00f6hnliches B\u00fcndnis aus einem deutschen Chipdesigner und einem bulgarischen Open-Source-Hardware-Spezialisten.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Der&nbsp;<strong>Cologne Chip GateMate A1<\/strong>&nbsp;und das dazugeh\u00f6rige Entwicklungsboard&nbsp;<strong>GateMateA1-EVB<\/strong>&nbsp;von Olimex brechen mit vielen Konventionen. Sie bieten eine neuartige Architektur, eine wachsende Open-Source-Toolchain \u2013 und das alles zu einem sensationellen Preis. Dieser Artikel beleuchtet die Technik, die Philosophie und die ersten praktischen Erfahrungen mit dieser vielversprechenden Plattform.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\">Die Geburt einer Idee: Open Source made in Germany und Bulgarien<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Die Geschichte des GateMate beginnt in K\u00f6ln. Die Cologne Chip AG, vielen noch aus ISDN-Zeiten ein Begriff, wagte mit der GateMate-Serie einen Neuanfang im hart umk\u00e4mpften FPGA-Markt. Von Anfang an war die Strategie klar: Man wollte nicht nur eine konkurrenzf\u00e4hige Hardware bauen, sondern auch die Entwickler-Community durch eine offene Werkzeugkette ansprechen. Das Unternehmen setzt auf eine Toolchain, die auf dem Open-Source-Synthese-Framework&nbsp;<strong>Yosys<\/strong>&nbsp;basiert, kombiniert mit einem eigenen, aber kostenlosen Place-and-Route-Tool (PNR)&nbsp;<a href=\"https:\/\/www.cnx-software.com\/2023\/05\/03\/cologne-gatemate-a1-fpga-chip-with-20480-le-is-programmable-with-an-open-source-toolchain\/\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><a href=\"https:\/\/en.sekorm.com\/news\/523308410.html\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a>.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Doch ein Chip allein reicht nicht. Er muss auf ein Board, das Entwickler erschwinglich und mit offenen H\u00e4nden erreicht. Hier kommt Olimex ins Spiel. Der bulgarische Hersteller hat sich einen Namen gemacht, indem er kosteng\u00fcnstige, komplett offene Hardware (Open Hardware) produziert. Mit dem&nbsp;<strong>GateMateA1-EVB<\/strong>&nbsp;verfolgt Olimex das ehrgeizige Ziel, &#8222;die kosteng\u00fcnstigste FPGA-Platine ihrer Klasse&#8220; anzubieten&nbsp;<a href=\"https:\/\/www.cnx-software.com\/2023\/05\/03\/cologne-gatemate-a1-fpga-chip-with-20480-le-is-programmable-with-an-open-source-toolchain\/\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a>. Das Ergebnis ist eine Symbiose aus innovativer europ\u00e4ischer Hardware und der Philosophie der Transparenz und Zug\u00e4nglichkeit.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\">Die Technik im Detail: Was kann der GateMate A1?<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Bevor wir das Board betrachten, werfen wir einen Blick auf sein Herzst\u00fcck, den&nbsp;<strong>CCGM1A1<\/strong>-Chip. Cologne Chip vermeidet hier bewusst den klassischen Begriff der Logikzelle (Look-Up-Table, LUT) und spricht stattdessen von&nbsp;<strong>CPEs (Cologne Programmable Elements)<\/strong>&nbsp;<a href=\"https:\/\/www.cnx-software.com\/2023\/05\/03\/cologne-gatemate-a1-fpga-chip-with-20480-le-is-programmable-with-an-open-source-toolchain\/\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><a href=\"https:\/\/en.sekorm.com\/news\/523308410.html\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a>.<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><thead><tr><th class=\"has-text-align-left\" data-align=\"left\">Eigenschaft<\/th><th class=\"has-text-align-left\" data-align=\"left\">Wert \/ Beschreibung<\/th><\/tr><\/thead><tbody><tr><td><strong>CPEs (Logik-Elemente)<\/strong><\/td><td>20.480 (konfigurierbar als 8-Input-LUT-Baum)<\/td><\/tr><tr><td><strong>Flip-Flops \/ Latches<\/strong><\/td><td>40.960<\/td><\/tr><tr><td><strong>Block-RAM<\/strong><\/td><td>1.280 Kbit (als 32&#215;40 Kbit-Zellen)<\/td><\/tr><tr><td><strong>PLLs<\/strong><\/td><td>4<\/td><\/tr><tr><td><strong>GPIOs<\/strong><\/td><td>162 (konfigurierbar als Single-Ended oder LVDS)<\/td><\/tr><tr><td><strong>SerDes<\/strong><\/td><td>5 Gb\/s<\/td><\/tr><tr><td><strong>Fertigung<\/strong><\/td><td>Globalfoundries 28nm SLP (Super Low Power)<\/td><\/tr><tr><td><strong>Geh\u00e4use<\/strong><\/td><td>324-Ball BGA (15\u00d715 mm)<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Besonderheiten der CPE-Architektur:<\/strong><br>Die CPEs sind keine starren 4-Input-LUTs. Sie basieren auf einem&nbsp;<strong>LUT-Baum mit 8 Eing\u00e4ngen<\/strong>, der flexibel als eine 8-Input-LUT, zwei 4-Input-LUTs oder sogar als einfacher Rechenblock (2-Bit-Addierer oder 2\u00d72-Bit-Multiplizierer) genutzt werden kann&nbsp;<a href=\"https:\/\/www.cnx-software.com\/2023\/05\/03\/cologne-gatemate-a1-fpga-chip-with-20480-le-is-programmable-with-an-open-source-toolchain\/\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a>. Das ist ein entscheidender Vorteil f\u00fcr rechenintensive Anwendungen, da komplexe Funktionen in einem einzigen Element abgebildet werden k\u00f6nnen, was wiederum die Gesamtlogikdichte erh\u00f6ht.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\">Das GateMateA1-EVB: Mehr als nur ein Breakout-Board<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Olimex hat nicht einfach nur den Chip auf eine Platine gel\u00f6tet. Das&nbsp;<strong>GateMateA1-EVB<\/strong>&nbsp;ist ein durchdachtes Entwicklungssystem, das die St\u00e4rken des Chips ausspielt und gleichzeitig typische Einstiegsh\u00fcrden senkt.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Spezifikationen und Features<\/strong>&nbsp;<a href=\"https:\/\/www.olimex.com\/forum\/index.php?PHPSESSID=cccp1ql8b9vtub39e4k56qls90&amp;topic=9952.msg46524;topicseen#msg46524\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><a href=\"https:\/\/www.mouser.co.za\/ProductDetail\/Olimex-Ltd\/GateMateA1-EVB?qs=QpmGXVUTftGp4hzM2op2uA%3D%3D\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><a href=\"https:\/\/github.com\/stnolting\/neorv32\/discussions\/983\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a>:<\/p>\n\n\n\n<ul class=\"wp-block-list\">\n<li><strong>FPGA:<\/strong>\u00a0Cologne Chip GateMate A1 (CCGM1A1)<\/li>\n\n\n\n<li><strong>Speicher:<\/strong>\u00a064 MB PSRAM (Pseudo-Static RAM)<\/li>\n\n\n\n<li><strong>Begleit-MCU:<\/strong>\u00a0Raspberry Pi RP2040 (f\u00fcr Programmierung, Debugging und als USB-JTAG-Adapter)<\/li>\n\n\n\n<li><strong>Video:<\/strong>\u00a0VGA-Ausgang<\/li>\n\n\n\n<li><strong>Eingabe:<\/strong>\u00a0PS\/2-Buchse (f\u00fcr Tastatur oder Maus)<\/li>\n\n\n\n<li><strong>Erweiterungen:<\/strong>\u00a04x GPIO-B\u00e4nke (umschaltbare Pegel 1,2\/1,8\/2,5 V), 2x PMOD-Stecker, 1x UEXT (Olimex&#8216; eigener Erweiterungsstandard)<\/li>\n\n\n\n<li><strong>Abmessungen:<\/strong>\u00a0120 mm \u00d7 80 mm\u00a0<a href=\"https:\/\/www.mouser.co.za\/ProductDetail\/Olimex-Ltd\/GateMateA1-EVB?qs=QpmGXVUTftGp4hzM2op2uA%3D%3D\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><\/li>\n\n\n\n<li><strong>Preis:<\/strong>\u00a0Ca. 50-57 \u20ac (je nach Anbieter)\u00a0<a href=\"https:\/\/www.mouser.co.za\/ProductDetail\/Olimex-Ltd\/GateMateA1-EVB?qs=QpmGXVUTftGp4hzM2op2uA%3D%3D\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><a href=\"https:\/\/github.com\/stnolting\/neorv32\/discussions\/983\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><\/li>\n<\/ul>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Die Rolle des RP2040<\/strong><br>Die Integration eines&nbsp;<strong>Raspberry Pi RP2040<\/strong>&nbsp;ist besonders clever. Dieser Mikrocontroller dient nicht nur als einfacher Programmer; er ist das Herzst\u00fcck der Entwicklungs-Umgebung. Er erm\u00f6glicht:<\/p>\n\n\n\n<ul class=\"wp-block-list\">\n<li><strong>DirtyJTAG:<\/strong>\u00a0Eine kosteng\u00fcnstige JTAG-Implementierung, die das Flashen des FPGAs \u00fcber USB vereinfacht\u00a0<a href=\"https:\/\/www.olimex.com\/forum\/index.php?PHPSESSID=cccp1ql8b9vtub39e4k56qls90&amp;topic=9952.msg46524;topicseen#msg46524\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><a href=\"https:\/\/www.olimex.com\/forum\/index.php?PHPSESSID=cccp1ql8b9vtub39e4k56qls90&amp;action=printpage;topic=9952.0;images\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a>.<\/li>\n\n\n\n<li><strong>Echtzeit-Debugging:<\/strong>\u00a0Er kann als integrierter Logikanalysator fungieren und so tiefe Einblicke in die internen Signale des FPGAs geben, ohne dass teure externe Hardware n\u00f6tig ist.<\/li>\n<\/ul>\n\n\n\n<h2 class=\"wp-block-heading\">Die Toolchain: Open Source mit Kanten<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Ein FPGA ist nur so gut wie die Werkzeuge, die ihn programmieren. Cologne Chip hat hier einen mutigen Schritt gewagt. Der Standard-Workflow nutzt&nbsp;<strong>Yosys f\u00fcr die Synthese<\/strong>&nbsp;(aus VHDL\/Verilog) und ein&nbsp;<strong>propriet\u00e4res P&amp;R-Tool<\/strong>&nbsp;(Place &amp; Route), das jedoch kostenlos verf\u00fcgbar ist&nbsp;<a href=\"https:\/\/www.cnx-software.com\/2023\/05\/03\/cologne-gatemate-a1-fpga-chip-with-20480-le-is-programmable-with-an-open-source-toolchain\/\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><a href=\"https:\/\/en.sekorm.com\/news\/523308410.html\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a>. Die Dokumentation ist frei zug\u00e4nglich, und die Community arbeitet bereits an einer vollst\u00e4ndig offenen Alternative mit&nbsp;<strong>nextpnr<\/strong>&nbsp;<a href=\"https:\/\/www.cnx-software.com\/2023\/05\/03\/cologne-gatemate-a1-fpga-chip-with-20480-le-is-programmable-with-an-open-source-toolchain\/\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><a href=\"https:\/\/gitlab-03.engr.illinois.edu\/ie421_high_frequency_trading_spring_2025\/ie421_hft_spring_2025_group_02\/litex\/-\/blame\/50cf037bef3111a921022ffb58bc1477a9babd1e\/litex\/build\/yosys_nextpnr_toolchain.py\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a>.<\/p>\n\n\n\n<h3 class=\"wp-block-heading\">Erfahrungen aus der Praxis: Hindernisse und Erfolge<\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">In Entwicklerforen und auf GitHub zeigt sich ein gemischtes, aber konstruktives Bild. Die Plattform ist lebendig, aber nicht reibungslos.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Positive Aspekte:<\/strong><\/p>\n\n\n\n<ul class=\"wp-block-list\">\n<li><strong>Einfacher Einstieg:<\/strong>\u00a0Die Installation der Toolchain ist dank guter Anleitungen und Skripte f\u00fcr Linux und Windows unkompliziert\u00a0<a href=\"https:\/\/github.com\/stnolting\/neorv32\/discussions\/983\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a>.<\/li>\n\n\n\n<li><strong>Aktive Community:<\/strong>\u00a0Es gibt bereits erfolgreiche Portierungen, wie den\u00a0<strong>NEORV32<\/strong>\u00a0\u2013 einen RISC-V-Prozessor \u2013 auf dem GateMate. Entwickler berichten, dass einfache &#8222;Blinking LED&#8220;-Beispiele sofort laufen\u00a0<a href=\"https:\/\/github.com\/stnolting\/neorv32\/discussions\/983\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a>.<\/li>\n\n\n\n<li><strong>Sichtbarer Support:<\/strong>\u00a0Olimex und Cologne Chip reagieren auf Forenbeitr\u00e4ge und GitHub-Issues. Beispielsweise wurde ein bekanntes Problem mit der PLL-Stromversorgung (die zu Instabilit\u00e4ten f\u00fchrte) auf einem Hardware-Rev. A notiert und behoben\u00a0<a href=\"https:\/\/github.com\/stnolting\/neorv32\/discussions\/983\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a>.<\/li>\n<\/ul>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Herausforderungen (Stand 2024\/2025):<\/strong><\/p>\n\n\n\n<ul class=\"wp-block-list\">\n<li><strong>Die &#8222;CC_MX8&#8220;-Problematik:<\/strong>\u00a0Die P&amp;R-Software hat Schwierigkeiten mit 8-zu-1-Multiplexern (<code>MUX8<\/code>), die direkt aus den CPEs gebildet werden. Die aktuelle Empfehlung aus dem Hause Cologne Chip ist, deren Nutzung zu vermeiden (<code>-nomx8<\/code>), da sie zu Routing-Konflikten f\u00fchrt\u00a0<a href=\"https:\/\/github.com\/stnolting\/neorv32\/discussions\/983\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a>.<\/li>\n\n\n\n<li><strong>Stabilit\u00e4t bei komplexen Designs:<\/strong>\u00a0Entwickler des NEORV32-Kerns berichteten von &#8222;CPE_OUTMUX congestion&#8220;-Fehlern und sporadischen Fehlfunktionen (z.B. defekte UART-Ausgabe) bei bestimmten Prozessorkonfigurationen. Dies deutet darauf hin, dass die P&amp;R-Software bei sehr dichten Designs noch an ihre Grenzen st\u00f6\u00dft\u00a0<a href=\"https:\/\/github.com\/stnolting\/neorv32\/discussions\/983\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a>.<\/li>\n\n\n\n<li><strong>Mangelhafte Fehlermeldungen:<\/strong>\u00a0Ein Kritikpunkt ist, dass der Toolchain-Flow nicht immer eindeutig abbricht. Fehlt beispielsweise eine Pin-Mapping-Datei (<code>.ccf<\/code>), l\u00e4uft die Implementation durch, produziert aber keine funktionierende Bitstream-Datei\u00a0<a href=\"https:\/\/github.com\/stnolting\/neorv32\/discussions\/983\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a>.<\/li>\n<\/ul>\n\n\n\n<h2 class=\"wp-block-heading\">Fazit und Ausblick<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Das&nbsp;<strong>Olimex GateMateA1-EVB<\/strong>&nbsp;ist weit mehr als eine g\u00fcnstige Alternative zu etablierten Entwicklungsboards. Es ist ein politisches und technologisches Statement. Es beweist, dass auch in der von Giganten dominierten Welt der programmierbaren Logik Platz f\u00fcr einen &#8222;kleinen&#8220;, agilen europ\u00e4ischen Spieler ist.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Die St\u00e4rken:<\/strong><\/p>\n\n\n\n<ul class=\"wp-block-list\">\n<li>Unschlagbares Preis-Leistungs-Verh\u00e4ltnis (ca. 50 \u20ac).<\/li>\n\n\n\n<li>Vollst\u00e4ndig offene Hardware (Open Hardware).<\/li>\n\n\n\n<li>Innovative, flexible CPE-Architektur.<\/li>\n\n\n\n<li>Starke Unterst\u00fctzung f\u00fcr Open-Source-Tools (Yosys, nextpnr in Arbeit).<\/li>\n<\/ul>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Die Schw\u00e4chen:<\/strong><\/p>\n\n\n\n<ul class=\"wp-block-list\">\n<li>Die propriet\u00e4ren Reste der Toolchain (PNR) sind noch nicht perfekt.<\/li>\n\n\n\n<li>Die Dokumentation ist im Aufbau, es gibt noch &#8222;Kinderkrankheiten&#8220; bei komplexen Designs.<\/li>\n\n\n\n<li>Die Performance und Dichte k\u00f6nnen noch nicht mit modernen Midrange-FPGAs von AMD oder Intel mithalten \u2013 aber das muss sie in dieser Preisklasse auch nicht.<\/li>\n<\/ul>\n\n\n\n<p class=\"wp-block-paragraph\">F\u00fcr Bastler, Studenten und kleine Unternehmen, die eine kosteng\u00fcnstige, transparente und in Europa gefertigte Plattform f\u00fcr ihre FPGA-Ideen suchen, ist das&nbsp;<strong>GateMateA1-EVB<\/strong>&nbsp;ein Geschenk. Es senkt die Einstiegsh\u00fcrden radikal. Die Open-Source-Community hat das Potenzial erkannt und arbeitet bereits an Verbesserungen der Toolchain. Sollte es gelingen, die P&amp;R-Software zu stabilisieren und vollst\u00e4ndig zu \u00f6ffnen, k\u00f6nnte der GateMate A1 zum Herzst\u00fcck einer neuen, demokratischen FPGA-\u00c4ra werden. Die Reise hat gerade erst begonnen, aber die Richtung stimmt.<\/p>\n\n\n\n<hr class=\"wp-block-separator has-alpha-channel-opacity\" \/>\n\n\n\n<h2 class=\"wp-block-heading\">Kategorisierung<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>im-herz, mit-den-h\u00e4nden<\/strong><\/p>\n\n\n\n<h2 class=\"wp-block-heading\">Schlagworte<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">GateMate A1, Olimex, Open Hardware, FPGA, Cologne Chip, CPE-Architektur, Yosys<\/p>\n\n\n\n<h2 class=\"wp-block-heading\">Quellen<\/h2>\n\n\n\n<ul class=\"wp-block-list\">\n<li>Olimex Support Forum \u2013 Questions about GateMateA1-EVB-2M (2025)\u00a0<a href=\"https:\/\/www.olimex.com\/forum\/index.php?PHPSESSID=cccp1ql8b9vtub39e4k56qls90&amp;topic=9952.msg46524;topicseen#msg46524\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><\/li>\n\n\n\n<li>CNX Software \u2013 Cologne GateMate A1 FPGA chip with 20,480 LE is programmable with an open-source toolchain (2023)\u00a0<a href=\"https:\/\/www.cnx-software.com\/2023\/05\/03\/cologne-gatemate-a1-fpga-chip-with-20480-le-is-programmable-with-an-open-source-toolchain\/\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><\/li>\n\n\n\n<li>Mouser Electronics \u2013 GateMateA1-EVB Produktseite\u00a0<a href=\"https:\/\/www.mouser.co.za\/ProductDetail\/Olimex-Ltd\/GateMateA1-EVB?qs=QpmGXVUTftGp4hzM2op2uA%3D%3D\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><\/li>\n\n\n\n<li>GitHub \u2013 stnolting\/neorv32 Discussion #983 (NEORV32 on Cologne Chip GateMate FPGA) (2024)\u00a0<a href=\"https:\/\/github.com\/stnolting\/neorv32\/discussions\/983\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><\/li>\n\n\n\n<li>Sekorm \u2013 Empowering Innovation, Cologne Chip FPGA Solution (2024)\u00a0<a href=\"https:\/\/en.sekorm.com\/news\/523308410.html\" target=\"_blank\" rel=\"noreferrer noopener\"><\/a><\/li>\n<\/ul>","protected":false},"excerpt":{"rendered":"<p>Autor:&nbsp;DerSchneider Kaum eine Branche ist so sehr von wenigen, dominierenden Anbietern gepr\u00e4gt wie die Welt der FPGAs (Field-Programmable Gate Arrays). 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